基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

編寫一個(gè)4位加法計(jì)數(shù)器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求復(fù)位信號(hào)reset低電平時(shí)計(jì)數(shù)器清零，變高后，在上升沿開(kāi)始工作；輸入時(shí)鐘信號(hào)為clk，輸出為q。

簡(jiǎn)述VHDL語(yǔ)言與計(jì)算機(jī)語(yǔ)言的差別。

用IF語(yǔ)句編寫一個(gè)二選一電路，要求輸入a、b, sel為選擇端，輸出q。

完成下圖所示的觸發(fā)器。

根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫出其VHDL程序。

早期的可編程邏輯器件包括（）。

signal標(biāo)識(shí)符合法嗎？

簡(jiǎn)述如何利用計(jì)數(shù)器精確控制時(shí)序。

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無(wú)關(guān)。