語(yǔ)句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個(gè)狀態(tài)機(jī)變量wr，可以直接對(duì)wr賦值。

整型對(duì)象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。

根據(jù)已給出的全加器的VHDL程序，試寫出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。

試舉出兩種可編程邏輯器件（）、FPGA。

VHDL是否區(qū)分大小寫？

基于乘積項(xiàng)技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。

早期的可編程邏輯器件包括（）。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。

CONSTANT T2：std_logic <= ’0’;

根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫出其VHDL程序。