根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫(xiě)出其VHDL程序。

語(yǔ)句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個(gè)狀態(tài)機(jī)變量wr，可以直接對(duì)wr賦值。

試舉出兩種可編程邏輯器件（）、FPGA。

VHDL是否區(qū)分大小寫(xiě)？

12_bit標(biāo)識(shí)符合法嗎？

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無(wú)關(guān)。

用IF語(yǔ)句編寫(xiě)一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

根據(jù)已給出的全加器的VHDL程序，試寫(xiě)出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。

VHDL語(yǔ)言的變量和信號(hào)有什么區(qū)別？

進(jìn)程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。