用IF語句編寫一個四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

digital_ _8標(biāo)識符合法嗎？

編寫一個4位加法計數(shù)器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

簡述CPLD與FPGA的異同。

CONSTANT T2：std_logic <= ’0’;

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。

編寫一個數(shù)值比較器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求使能信號g低電平時比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。

簡述如何利用計數(shù)器精確控制時序。

signal標(biāo)識符合法嗎？

VHDL是否區(qū)分大小寫？