問(wèn)答題
根據(jù)已給出的二-十（BCD）進(jìn)制優(yōu)先權(quán)編碼器功能表，試寫(xiě)出其VHDL程序。
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2.問(wèn)答題簡(jiǎn)述實(shí)體端口的模式。
3.問(wèn)答題簡(jiǎn)述VHDL語(yǔ)言與計(jì)算機(jī)語(yǔ)言的差別。
4.問(wèn)答題簡(jiǎn)述CPLD與FPGA的異同。
最新試題
用IF語(yǔ)句編寫(xiě)一個(gè)二選一電路，要求輸入a、b, sel為選擇端，輸出q。
題型：?jiǎn)柎痤}
根據(jù)已給出的全加器的VHDL程序，試寫(xiě)出一個(gè)4位逐位進(jìn)位全加器的VHDL程序。
題型：?jiǎn)柎痤}
一個(gè)最簡(jiǎn)單的VHDL語(yǔ)言由哪幾部分組成？請(qǐng)簡(jiǎn)述各部分的主要功能。
題型：?jiǎn)柎痤}
請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過(guò)程。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫(xiě)整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開(kāi)始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。
題型：?jiǎn)柎痤}
早期的可編程邏輯器件包括（）。
題型：填空題
用IF語(yǔ)句編寫(xiě)一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。
題型：?jiǎn)柎痤}
簡(jiǎn)述實(shí)體端口的模式。
題型：?jiǎn)柎痤}
圖中給出了4位逐位進(jìn)位全加器，請(qǐng)完成其VHDL程序。
題型：?jiǎn)柎痤}
Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)
題型：判斷題