（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號無關(guān)。

簡述CPLD與FPGA的異同。

簡述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。

一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。

12_bit標(biāo)識符合法嗎？

Moore狀態(tài)機(jī)輸出只是狀態(tài)機(jī)當(dāng)前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)當(dāng)前值和輸入值的函數(shù)

簡述如何利用計(jì)數(shù)器精確控制時序。

signal標(biāo)識符合法嗎？

VHDL是否區(qū)分大小寫？

任何時序電路都以（）為驅(qū)動信號，時序電路只是在時鐘信號的邊沿到來時，其狀態(tài)才發(fā)生改變。