A.函數(shù)定義中不能包含任何時序控制語句;
B.函數(shù)至少有一個輸入,包含任何輸出或雙向端口;
C.函數(shù)只返回一個數(shù)據(jù),其缺省為reg類型;
D.函數(shù)不能調(diào)用任務(wù),但任務(wù)可以調(diào)用函數(shù)。
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A.在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中,使用過程賦值語句給wire賦值不會產(chǎn)生錯誤
D.過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感
A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever
A.一段式寄存器輸出,易產(chǎn)生毛刺,不利于時序約束;
B.二段式組合邏輯輸出,不產(chǎn)生毛刺,有利于時序約束;
C.三段式寄存器輸出,不產(chǎn)生毛刺,有利于時序約束;
D.所有描述風(fēng)格都是寄存器輸出,易產(chǎn)生毛刺,有利于時序約束。
A.流水線
B.樹型結(jié)構(gòu)
C.遲置信號后移
D.資源共享
下列代碼描述中,不能產(chǎn)生時序邏輯的()
A.A
B.B
C.C
最新試題
請根據(jù)所學(xué)知識,用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器,真值表如下圖。其中:輸入8個互斥的信號,輸出3位二進(jìn)制代碼。
設(shè)計一個D觸發(fā)器。
半加器的程序如下,補(bǔ)全程序。
設(shè)計一個帶使能的3-8譯碼器,使能信號en為高電平時真值表如下。
用Veriog描述帶清零端的4位寄存器。
設(shè)計一個順序脈沖。
8-3編碼器的真值表如下表所示,完成整個程序的編寫。
設(shè)計一個4位計數(shù)器。
利用verilog語言設(shè)計一個1/2分頻器。
觸發(fā)器設(shè)計程序如下,補(bǔ)全程序。