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A.Verilog語言可實(shí)現(xiàn)并行計(jì)算，C語言只是串行計(jì)算；
B.Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；
C.Verilog語言源于C語言，包括它的邏輯和延遲；
D.Verilog語言可以編寫測試向量進(jìn)行仿真和測試。
A.函數(shù)定義中不能包含任何時(shí)序控制語句；
B.函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。
A.在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中，使用過程賦值語句給wire賦值不會產(chǎn)生錯(cuò)誤
D.過程塊中時(shí)序控制的種類有簡單延遲、邊沿敏感和電平敏感
A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever
A.一段式寄存器輸出，易產(chǎn)生毛刺，不利于時(shí)序約束；
B.二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；
C.三段式寄存器輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；
D.所有描述風(fēng)格都是寄存器輸出，易產(chǎn)生毛刺，有利于時(shí)序約束。
最新試題
利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。
利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。
8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。
設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號en為高電平時(shí)真值表如下。
設(shè)計(jì)一個(gè)帶復(fù)位端且對輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。
編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。