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填空題一個大型的組合電路總延時為100ns，采用流水線將它分為兩個較小的組合電路，理論上電路最高工作頻率可達(dá)（）MHz。

1.填空題Verilog 語言規(guī)定的兩種主要的數(shù)據(jù)類型分別是 wire(或 net) 和 reg 。程序模塊中輸入，輸出信號的缺省類型為（）。

2.填空題Verilog語言規(guī)定了邏輯電路中信號的4種狀態(tài)，分別是0，1，X和Z。其中0表示低電平狀態(tài)，1表示高電平狀態(tài)，X表示不定態(tài)（或未知狀態(tài)），Z表示（）。

3.填空題你所知道的可編程邏輯器件有（至少兩種）：（）。

4.填空題IEEE 標(biāo)準(zhǔn)的硬件描述語言是（）和 VHDL。

5.問答題用阻塞賦值方式編程實現(xiàn)二選一功能。