設計一個順序脈沖。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

使用Verilog語言設計一個脈沖發(fā)生器。

設計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

使用case語句實現(xiàn)四選一多路選擇器。

設計一個3‐8譯碼器。