根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進位全加器的VHDL程序。

CONSTANT T2：std_logic <= ’0’;

試舉出兩種可編程邏輯器件（）、FPGA。

一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。

簡述moore狀態(tài)機和mealy狀態(tài)機的區(qū)別。

用IF語句編寫一個四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

簡述實體端口的模式。

8digital標識符合法嗎？

完成下圖所示的觸發(fā)器。