基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測(cè)試。正確的是（）。
①功能仿真
②時(shí)序仿真
③邏輯綜合
④配置
⑤分配管腳
A.③①
B.①⑤
C.④⑤
D.④②
您可能感興趣的試卷
你可能感興趣的試題
A.FPGA全稱為復(fù)雜可編程邏輯器件；
B.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；
C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；
D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。
最新試題
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
設(shè)計(jì)一個(gè)3‐8譯碼器。
利用Verilog語(yǔ)言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。
半加器的程序如下，補(bǔ)全程序。
利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。
四位全加器程序如下，補(bǔ)全程序。
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
設(shè)計(jì)一個(gè)8‐3編碼器。