A.正向
B.雙向
C.單向
D.反向
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A.鍺
B.塑料
C.銅
D.云母
A.輸入電阻小，輸出電阻大
B.輸入電阻小，輸出電阻小
C.輸入電阻大，輸出電阻小
D.輸入電阻大，輸出電阻大
A.截止區(qū)
B.放大區(qū)
C.飽和區(qū)
D.擊穿區(qū)
A.基極、集電極、發(fā)射極
B.發(fā)射極、基極、集電極
C.集電極、發(fā)射極、基極
D.集電極、基極、發(fā)射極
A.60
B.75
C.80
D.100
最新試題
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
?電路如圖所示，如果電容C2開(kāi)路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫(huà)出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?verilogHDL中已經(jīng)預(yù)先定義了的門(mén)級(jí)原型的符號(hào)有（）。
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。
?MOSFET源極漏極間的長(zhǎng)度L越大，溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???