一個(gè)最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。

signal標(biāo)識(shí)符合法嗎？

編寫一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。

定義一個(gè)變量a，數(shù)據(jù)類型為4位位向量（）。

CONSTANT T2：std_logic <= ’0’;

完成下圖所示的觸發(fā)器。

（）狀態(tài)機(jī)輸出只依賴于器件的當(dāng)前狀態(tài)，與輸入信號(hào)無關(guān)。

簡述VHDL語言與計(jì)算機(jī)語言的差別。

簡述moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的區(qū)別。

進(jìn)程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。