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計(jì)算機(jī)科學(xué)verilog單項(xiàng)選擇題每日一練(2020.03.25)

來源：考試資料網(wǎng)

1.填空題一個(gè)大型的組合電路總延時(shí)為100ns，采用流水線將它分為兩個(gè)較小的組合電路，理論上電路最高工作頻率可達(dá)（）MHz。

參考答案：20

2.問答題在Verilog語(yǔ)言中什么情況下必需使用復(fù)合語(yǔ)句？表達(dá)一個(gè)復(fù)合語(yǔ)句的的語(yǔ)法是怎樣的？

參考答案：在進(jìn)程語(yǔ)句中，其條件和循環(huán)語(yǔ)句中，只能執(zhí)行一條語(yǔ)句，當(dāng)多于一條語(yǔ)句時(shí)，則要采用復(fù)合語(yǔ)句，復(fù)合語(yǔ)句以begin開頭，以 e...

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3.名詞解釋IEEE

參考答案：電子電氣工程師協(xié)會(huì)

4.填空題EDA縮寫的含義為（）

參考答案：電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)

5.問答題 利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

參考答案：