<rp id="77mim"><s id="77mim"></s></rp>
<strong id="77mim"><blockquote id="77mim"></blockquote></strong>
網(wǎng)站首頁
考試題庫
在線模考
智能家居
網(wǎng)課試題
問&答
熱門試題
登錄 |
注冊
網(wǎng)站首頁
考試題庫
熱門試題
智能家居
網(wǎng)課試題
大學試題
題庫首頁
每日一練
章節(jié)練習
計算機科學verilog多項選擇題每日一練(2020.03.25)
來源：考試資料網(wǎng)
1.問答題
根據(jù)下面的程序，畫出產(chǎn)生的信號波形。
參考答案：
2.問答題
在進程中什么情況下綜合為時序電路？什么情況下綜合為組合電路？
參考答案：
在進程中只有當敏感信號是沿觸發(fā)（即上升沿或下降沿）時，此時綜合為時序電路；而在進程中只有當敏感信號是電平沿觸發(fā)時，此時綜...
點擊查看完整答案
3
下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復位的代碼描述是（）
點擊查看答案
4.問答題
用verilog語言編寫一個二進制半減器。
參考答案：
5.填空題
Verilog 語言規(guī)定的兩種主要的數(shù)據(jù)類型分別是 wire(或 net) 和 reg 。程序模塊中輸入，輸出信號的缺省類型為 （） 。
參考答案：
wire(或 net)
