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計(jì)算機(jī)科學(xué)verilog問答題每日一練(2020.01.09)

來源：考試資料網(wǎng)

1.問答題進(jìn)程語句的啟動(dòng)條件是怎樣？

參考答案：進(jìn)程語句的啟動(dòng)條件是敏感信號(hào)發(fā)生變化，則進(jìn)程語句啟動(dòng)，并且從上到下執(zhí)行一次，然后就處于等待狀態(tài)，當(dāng)敏感信號(hào)再發(fā)生變化，再...

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2.問答題在進(jìn)程中什么情況下綜合為時(shí)序電路？什么情況下綜合為組合電路？

參考答案：在進(jìn)程中只有當(dāng)敏感信號(hào)是沿觸發(fā)（即上升沿或下降沿）時(shí)，此時(shí)綜合為時(shí)序電路；而在進(jìn)程中只有當(dāng)敏感信號(hào)是電平沿觸發(fā)時(shí)，此時(shí)綜...

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3.問答題試設(shè)計(jì)一個(gè) 3/8 譯碼器，規(guī)定模塊定義為 module Decoder(Out,In,En),其中 Out為譯碼器輸出，In 為譯碼器輸入，En 為譯碼使能輸入。要求：寫出 3/8 譯碼器 Verilog HDL設(shè)計(jì)程序并注釋.

參考答案：

4.問答題在Verilog語言中什么情況下必需使用復(fù)合語句？表達(dá)一個(gè)復(fù)合語句的的語法是怎樣的？

參考答案：在進(jìn)程語句中，其條件和循環(huán)語句中，只能執(zhí)行一條語句，當(dāng)多于一條語句時(shí)，則要采用復(fù)合語句，復(fù)合語句以begin開頭，以 e...

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5.問答題設(shè)計(jì)一個(gè)移位寄存器。

參考答案：

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