問答題

放大電路及參數(shù)如圖所示。其中,管子的β=50,rbb’=300Ω,UBE=0.6V,
(1)估算電路的靜態(tài)工作點(diǎn)IBQ、IEQ、UCEQ;
(2)計(jì)算電路的放大倍數(shù)、輸入電阻Ri和輸出電阻Ro的值


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可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核?()

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I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸(注意圖中未畫出電容),要實(shí)現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?

題型:單項(xiàng)選擇題

用作電壓放大器時(shí),CS放大器不合適的參數(shù)為()。?

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?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器,若采樣時(shí)間0.01s,那么它能夠測量的最大頻率是多少?()

題型:單項(xiàng)選擇題

?TTL或非門組成的邏輯電路如圖所示,當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象?()

題型:單項(xiàng)選擇題

?某次電路實(shí)驗(yàn)中,一同學(xué)按如下電路圖連接電路,完成實(shí)驗(yàn)。其中D0,D1端為輸入端,S0與S1為輸出端。在實(shí)驗(yàn)過程中,該同學(xué)觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請(qǐng)問此刻電路輸入端D0,D1電平可能分別為()。

題型:單項(xiàng)選擇題

在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時(shí),柵極直流電壓將會(huì)(),漏極直流電流將會(huì)(),輸入電阻將會(huì)()。

題型:單項(xiàng)選擇題

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題型:判斷題

?verilog語法中,間隔符號(hào)主要包括()。

題型:多項(xiàng)選擇題

?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有()。

題型:多項(xiàng)選擇題