簡述CPLD與FPGA的異同。

根據(jù)已給出的二-十（BCD）進制優(yōu)先權(quán)編碼器功能表，試寫出其VHDL程序。

圖中給出了4位逐位進位全加器，請完成其VHDL程序。

一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。

編寫一個4位加法計數(shù)器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

簡述VHDL語言與計算機語言的差別。

定義一個變量a，數(shù)據(jù)類型為4位位向量（）。

digital_ _8標(biāo)識符合法嗎？

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。