根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進位全加器的VHDL程序。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。

簡述VHDL語言與計算機語言的差別。

編寫一個4位加法計數(shù)器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

用IF語句編寫一個四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

digital_ _8標識符合法嗎？

用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端，輸出q。

Moore狀態(tài)機輸出只是狀態(tài)機當前狀態(tài)的函數(shù)，Mealy狀態(tài)機輸出為有限狀態(tài)機當前值和輸入值的函數(shù)

進程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。

請簡述自上至下硬件電路設(shè)計方法的基本過程。