用IF語(yǔ)句編寫(xiě)一個(gè)四選一電路，要求輸入d0～d3, s為選擇端，輸出y。

8digital標(biāo)識(shí)符合法嗎？

請(qǐng)簡(jiǎn)述自上至下硬件電路設(shè)計(jì)方法的基本過(guò)程。

VHDL是否區(qū)分大小寫(xiě)？

編寫(xiě)一個(gè)數(shù)值比較器VHDL程序的進(jìn)程（不必寫(xiě)整個(gè)結(jié)構(gòu)框架），要求使能信號(hào)g低電平時(shí)比較器開(kāi)始工作，輸入信號(hào)p=q，輸出equ為‘0’，否則為‘1’。

整型對(duì)象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。

IF語(yǔ)句根據(jù)指定的條件來(lái)確定語(yǔ)句執(zhí)行順序，共有3種類型：（）。

VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實(shí)體、（）兩部分和對(duì)庫(kù)的引用聲明。

簡(jiǎn)述CPLD與FPGA的異同。

早期的可編程邏輯器件包括（）。