在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）

CD放大器因?yàn)樵礃O輸出信號(hào)幾乎與柵極輸入信號(hào)變化一致，因此被稱(chēng)為“源極跟隨器”。

?CS放大器中引入源極電阻RS，其作用有（）。?

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。

可以通過(guò)新增以下哪些類(lèi)型文件添加ChipScope調(diào)試IP核？（）

?電路如圖所示，如果電容C2開(kāi)路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。

在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。

?MOSFET源極漏極間的長(zhǎng)度L越大，溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???

?CG放大器的性能描述合理的是（）。

當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）