?某次電路實驗中，一同學(xué)按如下電路圖連接電路，完成實驗。其中D0，D1端為輸入端，S0與S1為輸出端。在實驗過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。

?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???

?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

?在verilogHDL的數(shù)字表達方式用，和十進制數(shù)127表示的數(shù)字相同的表達方式有（）。

?CG放大器的性能描述合理的是（）。

?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時，柵極直流電壓將會（），漏極直流電流將會（），輸入電阻將會（）。

MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???

?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。