如圖所示的分壓式工作點(diǎn)穩(wěn)定電路中，晶體管的β＝50，rbb’＝200Ω，VBEQ＝0.7V，RB1＝25kΩ，RB2＝5kΩ，RC＝5kΩ，RE1＝RL＝1.7kΩ，RE2＝300Ω，VCC＝12V。計(jì)算：
（1）電路的靜態(tài)工作點(diǎn)；
（2）Au、Ri和RO；
（3）將旁路電容CE去掉，則Au、Ri和RO如何變化？
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，可能振蕩，為電感三點(diǎn)式正弦波振蕩電路。
最新試題
CG放大器因其輸入電阻過小，因此沒什么用處。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)？?（）
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。