?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測量的最大頻率是多少？（）

CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????

?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。

?CD放大器的性能特征有（）。?

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???

?verilog語法中，間隔符號主要包括（）。

現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。

在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間？（）

?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

?數(shù)字頻率計(jì)設(shè)計(jì)中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）