單項(xiàng)選擇題在VHDL語言中，變量的賦值符是（）。

A.=
B.：=
C.＜=
D.==


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1.單項(xiàng)選擇題在VHDL語言中，信號賦值語句使用的代入符是（）

A.=
B.：=
C.＜=
D.==

2.單項(xiàng)選擇題在VHDL語言中，不同類型的數(shù)據(jù)是（）的。

A.可以進(jìn)行運(yùn)算和直接代入
B.不能進(jìn)行運(yùn)算和直接代入
C.不能進(jìn)行運(yùn)算但可以直接代入
D.可以進(jìn)行運(yùn)算但不能直接代入

4.單項(xiàng)選擇題結(jié)構(gòu)體中的變量應(yīng)在VHDL程序中（）部分給予說明。

A.結(jié)構(gòu)體對應(yīng)的實(shí)體的端口表中
B.結(jié)構(gòu)體中關(guān)鍵詞BEGIN前
C.結(jié)構(gòu)體中關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

5.多項(xiàng)選擇題在VHDL程序中，以下4個(gè)部分，（）可以有順序執(zhí)行語句。

A.結(jié)構(gòu)體（ARCHITECTURE）
B.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN前
C.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）