由N溝道耗盡型場效應(yīng)管組成的電路如下圖所示。設(shè)UGSQ=-0.2V,Gm=1.2ms。試求:
(1)電路中的靜態(tài)工作點IDQ和UGSQ之值
(2)畫出微變等效電路圖
(3)電壓放大倍數(shù)Áu
(4)輸入電阻Ri和輸出電阻RO
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MOSFET做放大器,要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???
在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時,柵極直流電壓將會(),漏極直流電流將會(),輸入電阻將會()。
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz,數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz,若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號,請問該計數(shù)器至少需要多少位?()
以下哪個MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級??()
CG放大器具有較()的輸入電阻和較()的輸出電阻。?
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時,使用一條語句來進(jìn)行描述assign out1=(sel &b)∣(~sel &a),這條語句對應(yīng)的是()。
?6位7段數(shù)碼管動態(tài)顯示模塊如圖,要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字,控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少?()
?某次電路實驗中,一同學(xué)按如下電路圖連接電路,完成實驗。其中D0,D1端為輸入端,S0與S1為輸出端。在實驗過程中,該同學(xué)觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請問此刻電路輸入端D0,D1電平可能分別為()。
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有()。
?TTL或非門組成的邏輯電路如圖所示,當(dāng)輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象?()