單項(xiàng)選擇題

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語(yǔ)句對(duì)應(yīng)的是（）。

A.過(guò)程描述方式
B.行為描述方式
C.數(shù)據(jù)流描述方式
D.尋跡描述方式

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單項(xiàng)選擇題

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。

A./*...*/
B.{...}
C.begin...end
D.module...endmodule

單項(xiàng)選擇題

?TTL或非門(mén)組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

A.A =1，B =0，D =0
B.A =0，B =1，D =1
C.A =1，B =1，D =0
D.A =0，B =1，C =1

<td id="ih0az"><listing id="ih0az"><dl id="ih0az"></dl></listing></td>

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