簡述如何利用計數(shù)器精確控制時序。

語句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機(jī)變量wr，可以直接對wr賦值。

編寫一個4位加法計數(shù)器VHDL程序的進(jìn)程（不必寫整個結(jié)構(gòu)框架），要求復(fù)位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。

signal標(biāo)識符合法嗎？

CONSTANT T2：std_logic <= ’0’;

請簡述自上至下硬件電路設(shè)計方法的基本過程。

簡述VHDL語言與計算機(jī)語言的差別。

digital_ _8標(biāo)識符合法嗎？

早期的可編程邏輯器件包括（）。

VHDL語言的變量和信號有什么區(qū)別？