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計(jì)算機(jī)程序設(shè)計(jì)VHDL考試問(wèn)答題每日一練(2019.01.20)

來(lái)源：考試資料網(wǎng)

1.問(wèn)答題一位有效狀態(tài)機(jī)有什么優(yōu)點(diǎn)？

參考答案：一般情況下，運(yùn)行速度的提高，是以犧牲資源、提高成本為代價(jià)的。一位有效編碼，比順序編碼方式占用資源多，這種方法在某些情況下...

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2.問(wèn)答題為什么集成電路設(shè)計(jì)版圖設(shè)計(jì)需要時(shí)序仿真？

參考答案：集成電路版圖設(shè)計(jì)的前提是在某一特定的工藝條件下，進(jìn)行芯片的物理層設(shè)計(jì)，由于不同工藝時(shí)序不同，所以需要時(shí)序仿真，同時(shí)也需要...

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3.問(wèn)答題用結(jié)構(gòu)化描述方法設(shè)計(jì)一個(gè)加法器。

參考答案：

4.問(wèn)答題單模塊的端口信號(hào)與芯片引腳是什么關(guān)系？

參考答案：PORT MAP語(yǔ)句通過(guò)映射實(shí)現(xiàn)了block塊內(nèi)信號(hào)和結(jié)構(gòu)體信號(hào)的連接，實(shí)現(xiàn)了實(shí)體端口引腳的連接，當(dāng)實(shí)體端口信...

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5.問(wèn)答題為什么VHDL設(shè)計(jì)僅需要功能仿真？

參考答案：VHDL 設(shè)計(jì)硬件電路，以功能設(shè)計(jì)為設(shè)計(jì)目標(biāo)，與具體的集成電路工藝無(wú)關(guān)。在不同工藝條件下，時(shí)序延時(shí)是不同的。由...

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