EDA技術(shù)章節(jié)練習(xí)(2020.05.14)

來(lái)源：考試資料網(wǎng)

1.問(wèn)答題設(shè)計(jì)一個(gè)格雷碼至二進(jìn)制數(shù)的轉(zhuǎn)換器。

2 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為integer，數(shù)據(jù)范圍0to127，下面哪個(gè)賦值語(yǔ)句是正確的。（）。

3.問(wèn)答題指出信號(hào)和變量有哪些區(qū)別？

參考答案：簡(jiǎn)單的說(shuō)，信號(hào)是全局的，用于結(jié)構(gòu)體中并行語(yǔ)句間數(shù)據(jù)流的傳遞；變量則是局部的，他主要用于單個(gè)進(jìn)程中中間變量的存儲(chǔ).

4 Verilog HDL的行注釋用符號(hào)（）開(kāi)始，注釋到本*行結(jié)束。

5 在VHDL中（）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。

6 在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由（）表達(dá)式構(gòu)成。

7.填空題在VHDL中，預(yù)定義的（）可用于檢出時(shí)鐘邊沿，完成定時(shí)檢查，獲得未約束的數(shù)據(jù)類(lèi)型的范圍等。

參考答案：屬性描述語(yǔ)句

8.問(wèn)答題設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的8421BCD碼大于5時(shí)輸出1，否則輸出0。

9 在Quartus Ⅱ工具軟件中，完成編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等打操作，并檢查設(shè)計(jì)文件是否正確的過(guò)程稱為（）

10 下列操作步驟中，不屬于時(shí)序仿真的為（）