EDA技術(shù)章節(jié)練習(xí)(2020.05.06)

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1.填空題VHDL結(jié)構(gòu)體由（）、（）組成。

參考答案：結(jié)構(gòu)體說(shuō)明語(yǔ)句；功能描述語(yǔ)句

2.填空題目前比較流行的主流廠家的EDA軟件有（）、（）、（）、（）

參考答案：Quartus II；ISE；ModelSim；ispLEVER

3.填空題VHDL用于仿真驗(yàn)證的高級(jí)順序語(yǔ)句主要有延時(shí)語(yǔ)句（WAIT）、退出語(yǔ)句（EXIT）、返回語(yǔ)句（RETURN）、（）、（）

參考答案：繼續(xù)語(yǔ)句NEXT）；空語(yǔ)句（NULL）

4.問(wèn)答題畫出與以下實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件。

5 在VHDL的并行語(yǔ)句之間中，只能用（）來(lái)傳送信息。

6 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過(guò)（）實(shí)現(xiàn)其邏輯功能。

7.填空題Quartus Ⅱ的圖形設(shè)計(jì)文件類型是（）

8.填空題VHDL的PROCESS（進(jìn)程）內(nèi)部是由（）組成的，但PROCESS語(yǔ)句本身卻是（）。

參考答案：順序語(yǔ)句；并行語(yǔ)句

9.填空題Verilog HDL的register型變量是一種數(shù)值容器，不僅可以容納（），也可以保持（），這一屬性與觸發(fā)器或寄存器的記憶功能有很好的對(duì)應(yīng)關(guān)系。

參考答案：當(dāng)前值；歷史值

10.填空題采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于（）的設(shè)計(jì)或稱之為（）的設(shè)計(jì)。

參考答案：芯片；自底向上