單項(xiàng)選擇題只考慮本位數(shù)而不考慮低位來(lái)的進(jìn)位的器件稱為（）。
A.編碼器
B.譯碼器
C.全加器
D.半加器
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1.單項(xiàng)選擇題只考慮本位數(shù)而不考慮低位來(lái)的進(jìn)位的加法稱為（）。
A.全加
B.半加
C.全減
D.半減
2.單項(xiàng)選擇題能完成兩個(gè)l位二進(jìn)制數(shù)相加并考慮到低位來(lái)的進(jìn)位的器件稱為（）。
A.編碼器
B.譯碼器
C.全加器
D.半加器
3.單項(xiàng)選擇題能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱為（）。
A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.譯碼器
4.單項(xiàng)選擇題組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)是由于（）引起的。
A.電路不是最簡(jiǎn)
B.電路有多個(gè)輸出
C.電路中存在延遲
D.電路使用不同的門電路
5.單項(xiàng)選擇題在組合邏輯電路的常用設(shè)計(jì)方法中，可以用（）來(lái)表示邏輯抽象的結(jié)果。
A.真值表
B.狀態(tài)表
C.狀態(tài)圖
D.特性方程
最新試題
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
題型：?jiǎn)雾?xiàng)選擇題
一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個(gè)。
題型：?jiǎn)雾?xiàng)選擇題
10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號(hào)。
題型：?jiǎn)雾?xiàng)選擇題
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
題型：?jiǎn)雾?xiàng)選擇題
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
題型：?jiǎn)柎痤}
以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）
題型：?jiǎn)雾?xiàng)選擇題
利用2個(gè)74LS138和1個(gè)非門，可以擴(kuò)展得到1個(gè)（）線譯碼器。
題型：?jiǎn)雾?xiàng)選擇題
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。
題型：?jiǎn)雾?xiàng)選擇題
若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。
題型：?jiǎn)雾?xiàng)選擇題
ROM可以用來(lái)存儲(chǔ)程序、表格和大量固定數(shù)據(jù)，但它不可以用來(lái)實(shí)現(xiàn)（）。
題型：?jiǎn)雾?xiàng)選擇題