單項(xiàng)選擇題TTL電路中，能實(shí)現(xiàn)“線與”邏輯（）。
A.異或門
B.OC門
C.TS門
D.與或非門
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1.單項(xiàng)選擇題某集成電路封裝內(nèi)集成有4個(gè)與非門，它們輸出全為高電平時(shí)，測(cè)得5V電源端的電流為8mA，輸出全為0時(shí)，測(cè)得5v電源端的電流為16mA，該TTL與非門的功耗為（）mW。
A.30
B.20
C.15
D.10
2.單項(xiàng)選擇題TTL與非門高電平輸出電流IOH的參數(shù)規(guī)范值是（）·
A.200uA
B.400uA
C.800uA
D.1000uA
3.單項(xiàng)選擇題TTL與非門低電平輸出電流IOL的參數(shù)規(guī)范值是（）。
A.20uA
B.40uA
C.1.6mA
D.16mA
4.單項(xiàng)選擇題TTL與非門高電平輸入電流IIH的參數(shù)規(guī)范值是（）。
A.20uA
B.40uA
C.1.6mA
D.16mA
5.單項(xiàng)選擇題TIL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。
A.20uA
B.40uA
C.1.6mA
D.16mA
最新試題
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
題型：?jiǎn)柎痤}
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
題型：?jiǎn)雾?xiàng)選擇題
具有“有1出0、全0出1”功能的邏輯門是（）
題型：?jiǎn)雾?xiàng)選擇題
27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
題型：?jiǎn)雾?xiàng)選擇題
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
題型：?jiǎn)雾?xiàng)選擇題
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
題型：?jiǎn)雾?xiàng)選擇題
電可擦除的PROM器件是（）
題型：?jiǎn)雾?xiàng)選擇題
10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號(hào)。
題型：?jiǎn)雾?xiàng)選擇題
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。
題型：?jiǎn)雾?xiàng)選擇題
以下代碼中為無(wú)權(quán)碼的為（）。
題型：?jiǎn)雾?xiàng)選擇題