電路如下圖所示,Rb1=Rb2=5kΩ,RC1=RC2=30kΩ,Re=20kΩ,T1和T2的性能一致,+VCC=+15V,-VEE=-15V,rbe1=rbe2=4kΩ,β1=β2=50;
試求:
(1)Aud,Rid;
(2)電路改成從T2的集電極與地之間輸出時Aud
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最新試題
CG放大器因其輸入電阻過小,因此沒什么用處。
現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時,柵極直流電壓將會(),漏極直流電流將會(),輸入電阻將會()。
已知某N溝道增強型MOS場效應管的。下表給出了四種狀態(tài)下和的值,那么各狀態(tài)下器件的工作狀態(tài)為()。
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為()。
在對數(shù)字鐘計時、校時模塊進行仿真時,設秒信號的周期為10ns,若要觀察24時制計數(shù)是否正確,那么在復位信號無效,計時使能信號有效的情況下,仿真需運行多長時間?()
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號均通過電容耦合進行傳輸(注意圖中未畫出電容),要實現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
?CD放大器的性能特征有()。?
假設NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時,溝道夾斷點向漏極移動。
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有()。