假定某計(jì)算機(jī)字長(zhǎng)16位，CPU內(nèi)部結(jié)構(gòu)如圖所示，CPU和存儲(chǔ)器之間采用同步方式通信，按字編址。采用定長(zhǎng)指令字格式，指令由兩個(gè)字組成，第一個(gè)字指明操作碼和尋址方式，第二個(gè)字包含立即數(shù)Imm16。若一次存儲(chǔ)訪問(wèn)所花時(shí)間為2個(gè)CPU時(shí)鐘周期，每次存儲(chǔ)訪問(wèn)存取一個(gè)字，取指令階段第二次訪存將Imm16取到MDR中，請(qǐng)寫出下列指令在指令執(zhí)行階段的控制信號(hào)序列，并說(shuō)明需要幾個(gè)時(shí)鐘周期。

假定下圖單周期數(shù)據(jù)通路對(duì)應(yīng)的控制邏輯發(fā)生錯(cuò)誤，使得在任何情況下控制信號(hào)RegWr、RegDst、Branch、MemWr、ExtOp、R-type總是為0，則哪些指令不能正確執(zhí)行？為什么？

下圖給出了某CPU內(nèi)部結(jié)構(gòu)的一部分，MAR和MDR直接連到存儲(chǔ)器總線（圖中省略）。在兩個(gè)總線之間的所有數(shù)據(jù)傳送都需經(jīng)過(guò)算術(shù)邏輯部件ALU。ALU可實(shí)現(xiàn)的部分功能及其控制信號(hào)如下： MOVa：F=A；MOVb：F=B；a+1：F=A+1；b+1：F=B+1 a-1：F=A-1；b-1：F=B-1其中A和B是ALU的輸入，F(xiàn)是ALU的輸出。假定JSR（轉(zhuǎn)子指令）指令占兩個(gè)字，第一個(gè)字是操作碼，第二個(gè)字給出子程序的起始地址，返回地址保存在主存的棧中，用SP（棧指示器）指向棧頂，按字編址，每次從主存讀取一個(gè)字。請(qǐng)寫出讀取并執(zhí)行JSR指令所要求的控制信號(hào)序列（提示：當(dāng)前指令地址在PC中）。

如圖，假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps，寄存器建立時(shí)間為10ps，寄存器保持時(shí)間為5ps，寄存器的鎖存延遲（Clk-to-Q time）為4ps，控制信號(hào)的生成延遲（Clk-to-signal time）為7ps，三態(tài)門接通時(shí)間為3ps，則從當(dāng)前時(shí)鐘到達(dá)開始算起，完成以下操作的最短時(shí)間是多少？各需要幾個(gè)時(shí)鐘周期？

如圖，假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps，寄存器建立時(shí)間為10ps，寄存器保持時(shí)間為5ps，寄存器的鎖存延遲（Clk-to-Q time）為4ps，控制信號(hào)的生成延遲（Clk-to-signal time）為7ps，三態(tài)門接通時(shí)間為3ps，則從當(dāng)前時(shí)鐘到達(dá)開始算起，完成以下操作的最短時(shí)間是多少？各需要幾個(gè)時(shí)鐘周期？