多項選擇題根據(jù)調(diào)用子模塊的不同抽象級別，模塊的結(jié)構(gòu)描述可以分為（）
A.模塊級
B.門級
C.開關級
D.寄存器級
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1.單項選擇題已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
2.單項選擇題元件實例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
3.單項選擇題Verilog連線類型的驅(qū)動強度說明被省略時，則默認的輸出驅(qū)動強度為（）
A.supply
B.strong
C.pull
D.weak
4.單項選擇題下列哪些Verilog的基本門級元件是多輸出（）
A.nand
B.nor
C.and
D.not
5.單項選擇題在verilog中，下列語句哪個不是分支語句？（）
A.if-else
B.case
C.casez
D.repeat
最新試題
設計一個8位計數(shù)器。
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利用verilog語言設計一個1/2分頻器。
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設計一帶異步復位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
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觸發(fā)器設計程序如下，補全程序。
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使用verilog設計一個七段數(shù)碼管譯碼器。
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設計一個順序脈沖。
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設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。
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設計一個同步清零D觸發(fā)器。
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下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。
題型：問答題
設計一個異步清零D觸發(fā)器。
題型：問答題