單項(xiàng)選擇題已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
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1.單項(xiàng)選擇題元件實(shí)例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
2.單項(xiàng)選擇題Verilog連線類型的驅(qū)動強(qiáng)度說明被省略時，則默認(rèn)的輸出驅(qū)動強(qiáng)度為（）
A.supply
B.strong
C.pull
D.weak
3.單項(xiàng)選擇題下列哪些Verilog的基本門級元件是多輸出（）
A.nand
B.nor
C.and
D.not
4.單項(xiàng)選擇題在verilog中，下列語句哪個不是分支語句？（）
A.if-else
B.case
C.casez
D.repeat
5.單項(xiàng)選擇題下面哪個是可以用verilog語言進(jìn)行描述，而不能用VHDL語言進(jìn)行描述的級別？（）
A.開關(guān)級
B.門電路級
C.體系結(jié)構(gòu)級
D.寄存器傳輸級
最新試題
編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：問答題
使用case語句實(shí)現(xiàn)四選一多路選擇器。
題型：問答題
半加器的程序如下，補(bǔ)全程序。
題型：問答題
如下圖，并根據(jù)時間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：問答題
編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
題型：問答題
設(shè)計(jì)一個3‐8譯碼器。
題型：問答題
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
題型：問答題
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：問答題
編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。
題型：問答題
使用verilog設(shè)計(jì)一個七段數(shù)碼管譯碼器。
題型：問答題