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A.50
B.60
C.80
D.100
A.截止區(qū)
B.放大區(qū)
C.飽和區(qū)
D.以上都可以
A.發(fā)射結(jié)正偏，集電結(jié)反偏
B.發(fā)射結(jié)，集電結(jié)均正偏
C.發(fā)射極，集電結(jié)均反偏
D.發(fā)射結(jié)反偏，集電結(jié)正偏
A.正常
B.短路
C.斷路
D.被擊穿
A.P型半導(dǎo)體和N型半導(dǎo)體材料本身不帶電
B.P型半導(dǎo)體中，由于多數(shù)載流子為空穴，所以它帶正電
C.N型半導(dǎo)體中，由于多數(shù)載流子為自由電子，所以它帶負(fù)電
D.N型半導(dǎo)體中，由于多數(shù)載流子為空穴，所以它帶負(fù)電
最新試題
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?CS放大器中引入源極電阻RS，其作用有（）。?
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。