要組成32M×8bit的存儲器，需要1M×4bit的存儲芯片共（）片。

ROL、ROR、RCL或RCR指令中的目的操作數(shù)可以是8/16位的寄存器或存儲器。（）

采用1K*1bit的芯片構(gòu)成1K*8bit的存儲器系統(tǒng)，每個字節(jié)的各位分別存儲在8個芯片中，每次同時讀寫8個芯片。（）

I2C總線的通信速率僅由主機(jī)確定。

只要讀取8086CPU存儲器偶地址存儲體內(nèi)容時，BHE#=1，A0=0。（）

在嵌入式應(yīng)用系統(tǒng)中，模擬I2C時序擴(kuò)展比硬件I2C通信擴(kuò)展具有更大的靈活性。

在I2C總線中，應(yīng)答信號始終由從機(jī)發(fā)出。

I2C總線的多主機(jī)仲裁是依靠兩條信號線的開漏輸出與上位電阻形成的（）實(shí)現(xiàn)的。

增計數(shù)模式的計數(shù)過程是（）。

按照是否需要刷新操作分類，RAM可分為（）和（）。