TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。

以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡述它們的作用。

利用2個(gè)74LS138和1個(gè)非門，可以擴(kuò)展得到1個(gè)（）線譯碼器。

用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。

一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）

若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。