A.網(wǎng)絡(luò)電阻精度
B.模擬開關(guān)導(dǎo)通電阻
C.電流建立時(shí)間
D.加法器
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A.數(shù)—模轉(zhuǎn)換
B.DAC
C.D/A轉(zhuǎn)換器
D.ADC
A.數(shù)—模轉(zhuǎn)換器
B.DAC
C.D/A轉(zhuǎn)換器
D.ADC
A.在專用編程器上逐片編程
B.在專用編程器L同時(shí)編程
C.通過編程線對(duì)板上的HDPLD逐片編程
D.通過編程線對(duì)板上的所有HDPLD—次編程
A.HDPLD和FPGA
B.GAL
C.HDPLD
D.FPGA
A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單
最新試題
27系列EPROM存儲(chǔ)的數(shù)據(jù)是()可擦除的。
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對(duì)轉(zhuǎn)換精度的影響。
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài),所以它不能被稱為()觸發(fā)器。
一個(gè)兩輸入端的門電路,當(dāng)輸入為10時(shí),輸出不是1的門電路為()
以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
用1M×4的DRAM芯片通過()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號(hào)JK就為()。
具有“有1出0、全0出1”功能的邏輯門是()