一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號(hào)。

DRAM4164有2根片選線（RAS和CAS）、8根地址線和1根數(shù)據(jù)線。請(qǐng)判斷它的存儲(chǔ)容量為多少？

若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡述它們的作用。

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。