A.完成自動(dòng)加法進(jìn)位
B.完成4位加法
C.提高運(yùn)算速度
D.完成4位串行加法
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A.數(shù)字信號(hào)
B.模擬信號(hào)
C.數(shù)模混合信號(hào)
D.數(shù)字和模擬信號(hào)
A.二進(jìn)制碼
B.七段碼
C.七段反碼
D.BCD碼
A.非門
B.與非門
C.或門
D.或非門
A.2—4
B.3—8
C.4—16
D.無(wú)法確定。
A.1，3
B.3，8
C.8，3
D.無(wú)法確定
最新試題
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個(gè)。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
TTL與非門輸出高電平的參數(shù)規(guī)范值是（）
簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。
根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在？
一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）