A.CPU中的通用寄存器
B.主存儲(chǔ)器
C.I/O接口中的寄存器
D.堆棧
您可能感興趣的試卷
你可能感興趣的試題
A.計(jì)算機(jī)軟件所要完成的功能
B.計(jì)算機(jī)硬件的全部組成
C.編程要用到的硬件組織
D.計(jì)算機(jī)各部件的硬件實(shí)現(xiàn)
A.采用統(tǒng)一的高級(jí)語(yǔ)言
B.采用統(tǒng)一的匯編語(yǔ)言
C.模擬
D.仿真
A.匯編程序
B.編譯程序
C.硬件
D.微指令程序
A.程序計(jì)算器
B.主存地址寄存器
C.條件碼寄存器
D.指令寄存器
最新試題
為了使存儲(chǔ)系統(tǒng)的訪問(wèn)效率達(dá)到0.94,命中率和等效訪問(wèn)周期應(yīng)該提高到多少?
如果把一條指令的執(zhí)行過(guò)程分解為“取指令”、“分析”(包括譯碼和取操作數(shù)等)和“執(zhí)行”(包括運(yùn)算和寫回結(jié)果等)三個(gè)階段,并采用三級(jí)流水線。仍然要采用指令取消技術(shù),請(qǐng)修改上面的程序。
設(shè)16個(gè)處理器編號(hào)分別為0,1,…,15,要用單級(jí)互連網(wǎng)絡(luò),當(dāng)互連函數(shù)分別為:(1)Cube3(Cube1)(5)Butterfly(Butterfly)(8)σ-1(9)β(1)(13)ρ(2)時(shí),第13號(hào)處理器分別與哪一個(gè)處理器相連?
畫(huà)出其中一組的邏輯圖。
如果一條指令的執(zhí)行過(guò)程分解為“取指令”和“分析”兩個(gè)階段,并采用兩級(jí)流水線。為了采用指令取消技術(shù),請(qǐng)修改上面的程序。
寫出主存地址和Cache地址的格式,并標(biāo)出各字段的長(zhǎng)度。
若在程序執(zhí)行過(guò)程中,每從主存裝入一塊到Cache,平均要對(duì)這個(gè)塊訪問(wèn)16次,計(jì)算在這種情況下的Cache命中率。
若采用LRU替換算法,計(jì)算Cache的塊命中率。
當(dāng)存儲(chǔ)系統(tǒng)的訪問(wèn)效率為0.5時(shí),計(jì)算命中率和等效訪問(wèn)周期。
如果N=100,采用指令取消技術(shù)后,在程序執(zhí)行過(guò)程中,能夠節(jié)省多少個(gè)指令周期?