單項(xiàng)選擇題

在Verilog HDL中，語(yǔ)句”always@（negedge clk）”表示模塊的事件是由clk的（）觸發(fā)的。

A.下降沿
B.上升沿
C.高電平
D.低電平

微信掃碼免費(fèi)搜題