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填空題
隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于（）設(shè)計(jì)當(dāng)中。
答案：
Verilog HDL
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問答題
【簡(jiǎn)答題】
下面是通過case語句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語句補(bǔ)上，使程序形成完整功能。
答案：
case（{s1，s0}）
2’b00：out=i0；
2’b01：out=...
2’b00：out=i0；
2’b01：out=...
